ID de l'article: 000098099 Type de contenu: Errata Dernière révision: 19/12/2024

Pourquoi l’IP matérielle F-Tile Ethernet FPGA avec contrôle de flux activé est-elle bloquée dans l’envoi de trafic lorsqu’elle reçoit des trames PFC d’un partenaire de liaison ?

Environnement

  • Intel® Quartus® Prime Pro Edition
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descriptif

    En raison d’un problème dans la version 23.4 et les versions antérieures du logiciel Quartus® Prime Pro Edition, l’IP matérielle F-Tile Ethernet FPGA avec contrôle de flux activé est bloquée dans l’envoi de trafic lorsqu’elle reçoit des trames PFC (Priority-based Flow Control) du partenaire de liaison.

    Le trafic est généralement bloqué lorsque le paramètre Stop TX traffic when the link partner send pause dans l’interface graphique IP est défini sur Yes. Ici, vous pouvez voir o_tx_ready baisser, ce qui entraîne un blocage du trafic.

    Résolution

    Ce problème est résolu à partir de la version 24.1 du logiciel Quartus Prime Pro Edition.

    Produits associés

    Cet article concerne 1 produits

    FPGA et FPGA SoC Intel® Agilex™ 7

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