Pourquoi la conception avec plusieurs horloges définies sur la même broche ayant une IP FPGA Ethernet 100G à faible latence pour les périphériques Stratix® 10 avec AN/LT activé génère-t-elle un message d’échec MTBF ?

En raison d’un problème dans le logiciel Quartus® Prime Pro Edition version 21.4 et antérieure, vous pouvez voir un message d’échec MTBF car il y a trois horloges de profil définies sur la même broche de sortie d’horloge dans le fichier SDC généré de l’IP FPGA Ethernet 100G à faible latence pour Stratix® périphériques 10 avec AN/LT activé.

Bien qu’il existe set_false_path contraintes pour couper les chemins inutiles, set_false_path utilise un caractère générique qui correspond à trop de registres qui ne sont pas prévus, ce qui rend confus la détection du synchroniseur STA.

Pour contourner ce problème dans le logiciel Quartus® Prime Pro Edition version 21.4 et versions antérieures, supprimez le set_false_path entièrement dans le fichier SDC généré pour les conceptions utilisant plusieurs horloges sur la même broche de sortie de l’IP FPGA Ethernet 100G à faible latence pour Stratix® périphériques 10 avec AN/LT activé.

Ce problème devrait être résolu dans une prochaine version du logiciel Quartus® Prime Pro Edition.