ID de l'article: 000097864 Type de contenu: Dépannage Dernière révision: 20/02/2024

Pourquoi le périphérique Intel Agilex® 7 F-Tile tx_pll_locked signal ne parvient-il pas à indiquer quand OSC_CLK_1 est utilisé comme source d’horloge de configuration ?

Environnement

  • Intel® Quartus® Prime Pro Edition
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descriptif

    En raison d’un problème dans la version 23.3 de Intel® Quartus® Programmer, le signal tx_pll_locked du périphérique F-Tile Intel Agilex® 7 ne parvient pas à affirmer quand le OSC_CLK_1 est utilisé comme source d’horloge de configuration.

    Résolution

    Pour contourner ce problème dans le logiciel Intel® Quartus® Prime Pro Edition version 23.3, installez le correctif suivant :

    Ce problème est résolu dans la version 23.4 du logiciel Intel® Quartus® Prime Pro Edition.

    Produits associés

    Cet article concerne 1 produits

    FPGA et FPGA SoC Intel® Agilex™ 7

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