ID de l'article: 000097763 Type de contenu: Messages d'erreur Dernière révision: 02/12/2024

Erreur(23721) : Impossible de placer le bloc ref_sys_pll_clk_i0|systemclk_f_0|x_hip|gen_refclk_fgt_bb_[8].enabled.inst à l’emplacement fgt_refclk_8 car l’emplacement ne peut pas conduire à Core Fabric.

Environnement

    Intel® Quartus® Prime Pro Edition
BUILT IN - ARTICLE INTRO SECOND COMPONENT
Descriptif

En raison d’un problème dans la version 23.4 du logiciel Quartus® Prime Pro Edition, « Export Refclk #8 for use in user logic » et « Export Refclk #9 for use in user logic » sont indiqués comme options disponibles dans l’IP des horloges PLL F-Tile et du système Agilex™ 7 F-Tile. Si vous sélectionnez l’une de ces options , l’erreur (23721) s’affiche à l’étape de compilation de la génération logique.

Résolution

L’exportation de Refclk #8 ou Refclk #9 pour une utilisation dans la logique utilisateur n’est pas une fonctionnalité prise en charge dans les émetteurs-récepteurs F-Tile Agilex™ 7. Refclk #1 à Refclk #7 peuvent être utilisés pour l’utilisation de l’horloge de référence de l’émetteur-récepteur dans la logique utilisateur.

Ce problème est résolu dans la version 24.3 du logiciel Quartus® Prime Pro Edition.

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FPGA et FPGA SoC Intel® Agilex™ 7

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