ID de l'article: 000097680 Type de contenu: Dépannage Dernière révision: 15/04/2024

Pourquoi l’exemple de conception IP du sous-système Ethernet FPGA pour la variante F-Tile de l’Agilex™ 7 avec des ports 40 GbE, 50 GbE ou 100 GbE et le paramètre de l’interface client défini sur « MAC Avalon ST » ne fonctionnent-ils pas cor...

Environnement

  • Intel® Quartus® Prime Pro Edition
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descriptif

    En raison d’un problème dans la version 23.4 du logiciel Quartus® Prime Pro Edition, le sous-système Ethernet FPGA exemple de conception pour la variante F-Tile de l’Agilex™ 7 avec des ports 40 GbE, 50 GbE ou 100 GbE et le paramètre de l’interface client défini sur MAC Avalon ST ne fonctionne pas correctement dans la simulation et le matériel.

    Résolution

    Pour contourner ce problème, procédez comme suit :

    1. Ouvrez le fichier <répertoire du projet d’exemple de conception>/hardware_test_design/common_f/hssi_ss_f_packet_client_top.sv
    2. Modifier la ligne 37 :
      • DE:
        • paramètre NUM_SEG = ( CLIENT_IF_TYPE == 1) ? « D1 : (DATA_WIDTH/64),
      • À:
        • paramètre NUM_SEG = (DATA_WIDTH/64),
    3. Enregistrez le fichier
    4. Réexécuter l’exemple de conception dans la simulation ou le matériel

    Ce problème a été résolu à partir de la version 24.1 du logiciel Quartus® Prime Pro Edition.

    Produits associés

    Cet article concerne 1 produits

    FPGA et FPGA SoC Intel® Agilex™ 7

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