ID de l'article: 000097676 Type de contenu: Dépannage Dernière révision: 15/12/2023

Pourquoi les interfaces de mémoire externe Intel® Stratix® 10 FPGA IP ne s’étalonnent-elles pas alors qu’elles se trouvent dans la même colonne qu’une Intel® FPGA IP IOPLL et que l’horloge de référence de l’Intel® FPGA IP IOPLL n’est pas pr...

Environnement

  • Intel® Quartus® Prime Pro Edition
  • FPGA Intel® Stratix® 10 IP pour interfaces de mémoire externe
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descriptif

    L’Intel® FPGA IP IOPLL déclenche l’étalonnage de mise sous tension des interfaces de mémoire externe Intel® Stratix® 10 FPGA IP si l’horloge de référence de l’Intel® FPGA IP IOPLL n’est pas stable.

    Résolution

    Pour contourner ce problème, suivez les étapes ci-dessous :

    1. Activez l’option Connect to a upstream PLL via l’option Core Clock Network Cascading (créer un signal d’entrée permit_cal) dans le Intel® FPGA IP IOPLL.
    2. Connectez le port d’entrée permit_cal à 1'b1 dans l’instance IOPLL Intel® FPGA IP.

    L’étalonnage de mise sous tension des interfaces de mémoire externe Intel® Stratix® 10 FPGA IP sera effectué quel que soit l’état de l’horloge de référence IOPLL Intel® FPGA IP.

    Produits associés

    Cet article concerne 1 produits

    FPGA et FPGA SoC Intel® Stratix® 10

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