Descriptif
Les horloges de référence Intel Agilex® 7 appareils F-Tile ont des exigences particulières que les utilisateurs doivent suivre. Sinon, votre conception fonctionnera anormalement et les émetteurs-récepteurs pourraient subir une dégradation des performances.
Horloge de référence FHT :
- Vous devez fournir une horloge de référence stable et opérationnelle au PMA FHT lors de la configuration de l’appareil. Sinon, cela entraînera une dégradation des performances de la voie PMA FHT.
- Une fois l’horloge de référence FHT activée, elle doit être stable et rester active pendant que l’appareil est allumé. Sinon, cela entraînera une dégradation des performances de la voie PMA FHT et vous devez reconfigurer le périphérique pour que la conception fonctionne normalement.
- La définition de l’écurie de l’horloge de référence FHT est spécifiée dans la fiche technique de l’appareil Intel Agilex® 7 FPGAs et SoC.
Horloge de référence FGT :
- Lorsque vous vérifiez que le #i Refclk est disponible au niveau et après le paramètre de configuration du périphérique dans la Intel FPGA IP des horloges PLL de référence et système F-Tile
- Vous devez fournir une horloge de référence stable et opérationnelle à FGT lors de la configuration de l’appareil. Sinon, cela entraînera une dégradation des performances de la voie FGT PMA.
- Une fois l’horloge de référence FGT activée, elle doit être stable et rester active pendant que l’appareil est allumé. Sinon, cela entraînera une dégradation des performances de la voie FGT PMA.
- Lorsque vous décochez l’option Refclk, #i est disponible au niveau et après le paramètre de configuration du périphérique dans le Intel FPGA IP des horloges PLL système et de référence F-Tile
- Vous pouvez fournir une horloge de référence stable et en cours d’exécution à FGT après la configuration du périphérique.
- Une fois l’horloge de référence FGT activée, elle peut être inactive.
- La définition de l’écurie de l’horloge de référence FGT est spécifiée dans la fiche technique de l’appareil Intel Agilex 7 FPGAs et SoC.
Horloge de référence du PLL système :
- Lorsque vous vérifiez que le #i Refclk est disponible au niveau et après le paramètre de configuration du périphérique dans le Intel FPGA IP des horloges PLL de référence et système F-Tile
- Vous devez fournir une horloge de référence stable et opérationnelle à la PLL du système lors de la configuration du périphérique. Sinon, la PLL système ne se verrouillera pas et vous devez reconfigurer l’appareil pour qu’il fonctionne normalement.
- Une fois que l’horloge de référence de la PLL système est activée, elle doit être stable et rester active pendant que l’appareil est allumé. Sinon, vous devez reconfigurer l’appareil pour qu’il fonctionne normalement.
- Lorsque vous décochez l’option Refclk, #i est disponible au niveau et après le paramètre de configuration du périphérique dans la Intel FPGA IP des horloges PLL système et de référence F-Tile
- Vous pouvez fournir une horloge de référence stable et opérationnelle à la PLL système après la configuration du périphérique.
- Une fois que l’horloge de référence de la PLL système est activée, elle doit être stable et rester active pendant que l’appareil est allumé. Sinon, vous devez reconfigurer l’appareil pour qu’il fonctionne normalement.
- Définition de l’horloge de référence de la PLL système
- Doit respecter les spécifications d’entrée de l’horloge de référence F-Tile FGT spécifiées dans la fiche technique de l’appareil Intel Agilex® 7 FPGAs et SoCs.
- La gigue maximale de la période de l’horloge de référence doit être inférieure à +/- 2,5 %.
Pour plus de détails, reportez-vous au Guide de l’utilisateur de l’architecture F-Tile et du PMA et FEC Direct PHY.
Résolution
Les utilisateurs doivent respecter les exigences susmentionnées sans aucune exception.