Pourquoi l’Intel® FPGA IP R-Tile pour l’exemple de conception de type 3 Compute Express Link* (CXL*) signale-t-il l’erreur de simulation lors de la sélection de DK-DEV-AGI027RBES ?

En raison d’un problème dans Intel® Quartus® version 23.3 et antérieures du logiciel Prime Pro Edition, vous observerez une erreur de simulation de l’exemple de conception R-Tile Intel® FPGA IP for Compute Express Link* (CXL*) Type3 lors de la sélection de DK-DEV-AGI027RBES (kits de développement RevB B0).

Le message d’erreur sera similaire à celui ci-dessous :

Module d’erreur [MPD] précédemment déclaré
Le module a déjà été déclaré à :
« xxxx/intel_rtile_cxl_top_0_ed/hardware_test_design/common/mc_top/emif_ip/emif/altera_emif_arch_fm_191/sim/altera_emif_arch_fm_bufs.sv »,
18
Il est redéclaré ultérieurement à l’adresse suivante :
« xxxx/intel_rtile_cxl_top_0_ed/hardware_test_design/common/mc_top/emif2_ip/emif2/altera_emif_arch_fm_191/sim/altera_emif_arch_fm_bufs.sv »,
18 : le jeton est 'altera_emif_arch_fm_bufs'
Module altera_emif_arch_fm_bufs #(

Ce problème devrait être résolu dans une prochaine version du logiciel Intel® Quartus® Prime Pro Edition.

Pour contourner ce problème, reportez-vous à la modification suivante de la liste de fichiers :

1. Ouvrez /sim_filelist « ed_ip_filelist.f ».
2. Commentez toutes les lignes liées à « emif2 » et exécutez la simulation.