En raison d’un problème dans la version 23.4 et les versions antérieures du logiciel Quartus® Prime Pro Edition, les contraintes de synchronisation statiques pour l’horloge *c2p_fa_div_clk_** dans l’IP Serdes Agilex™ 5 LVDS SERDES peuvent ne pas être générées correctement.
Ce problème se produit lorsque l’IP Agilex™ 5 LVDS SERDES est configurée avec plus de 4 octets en mode RX DPA-FIFO ou RX soft CDR et en implémentant les canaux TX associés.
Pour contourner ce problème. Dans le fichier lvds_intel_lvds_core10_ph2_191_*.sdc, remplacez :
intel_lvds_create_generated_clock \
-source [intel_lvds_get_clock_source « $c 2p_fa_gen_clk"] \
-divide_by 2 \
-duty_cycle 50 -phase 0 \
-name « ${lvds_instance_name}|c2p_fa_div_clk_${byte} » -target « ${c2p_fa_gen_clk} »
avec
Définissez master_clock « »
set all_clocks [get_clocks -nowarn -of_objects [get_registers $c 2p_fa_gen_clk]]
foreach_in_collection clk $all_clocks {
définit clk_name [get_clock_info -name $clk]
if {([chaîne première $lvds_nom_instance $clk_nom] != -1) && ([chaîne première « FCLK0 » $clk_nom] != -1)} {
définir master_clock $clk_name
casser
}
}
intel_lvds_create_generated_clock \
-source [intel_lvds_get_clock_source « $c 2p_fa_gen_clk"] \
-divide_by 2 \
-duty_cycle 50 -phase 0 \
-name « ${lvds_instance_name}|c2p_fa_div_clk_${byte} » -target « ${c2p_fa_gen_clk} » \
-master_clock $master_horloge
Ce problème a été corrigé dans la version 23.4.1 du logiciel Quartus® Prime Pro Edition.