ID de l'article: 000097552 Type de contenu: Dépannage Dernière révision: 11/12/2023

Pourquoi l’IP FPGA Intel Agilex® 7 R-Tile Express Link* (CXL) 1.1/2.0 ne supprime-t-elle pas l’adresse de base HDM avant la conversion d’adresse ?

Environnement

    Intel® Quartus® Prime Pro Edition

OS Independent family

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Descriptif

En raison d’un problème dans la version 23.3 et antérieures du logiciel Intel® Quartus® Prime Pro Edition, l’IP FPGA Intel Agilex® 7 R-Tile Express Link* (CXL) 1.1/2.0 ne supprime pas l’adresse de base HDM, ce qui provoque l’adresse convertie inattendue dans la logique utilisateur.

Par exemple :
1. La transaction avec l’adresse de base HDM = 0x4f414c000000 et le décalage = 0, de sorte que l’adresse complète doit être 0x4f414c000000 + 0 = 0x4f414c000000 ;

2. Le Intel Agilex® 7 R-Tile Compute Express Link* (CXL) 1.1/2.0 FPGA sorties IP IPCXL vers la logique utilisateur avec adresse convertie[51 :6] = 0x13d0_5300_0000 ;

3. Cette adresse convertie ne sera pas acheminée vers l’adresse mémoire cible 0, ce qui provoque un comportement inattendu.

Résolution

Ce problème devrait être résolu dans une prochaine version du logiciel Intel® Quartus® Prime Pro Edition.

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FPGA et FPGA SoC Intel® Agilex™ 7 série I

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