ID de l'article: 000097528 Type de contenu: Dépannage Dernière révision: 06/10/2025

Pourquoi l’IP de calcul Agilex™ 7 R-Tile Express Link* (CXL) 1.1/2.0 FPGA ne prend-elle pas en charge le fonctionnement en rafale sur CXL.io interface Avalon® mémoire mappée ?

Environnement

    Intel® Quartus® Prime Pro Edition

OS Independent family

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Descriptif

En raison d’un problème dans la version 23.3 et antérieures du logiciel Quartus® Prime Pro Edition, l’IP FPGA Agilex™ 7 R-Tile Compute Express Link* (CXL) 1.1/2.0 ne prend pas en charge le fonctionnement en rafale sur l’interface Avalon® Memory Mapped du canal CXL.io.

Résolution

Ce problème devrait être résolu dans une prochaine version du logiciel Quartus® Prime Pro Edition.

Produits associés

Cet article concerne 1 produits

FPGA et FPGA SoC Intel® Agilex™ 7 série I

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