ID de l'article: 000097436 Type de contenu: Dépannage Dernière révision: 06/10/2025

Pourquoi l’IP FPGA R-Tile de l’exemple de conception de type 2 Compute Express Link* (CXL*) signale-t-elle une violation de synchronisation lors de la sélection de la fréquence CLK PLD comme 475 MHz ?

Environnement

    Intel® Quartus® Prime Pro Edition

OS Independent family

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Descriptif

En raison d’un problème dans la version 23.3 du logiciel Quartus® Prime Pro Edition, l’IP R-Tile FPGA pour le calcul Express Link* (CXL*) Type2 peut signaler une violation de synchronisation lors de la sélection de la fréquence CLK PLD comme 475 MHz.

Résolution

Ce problème n’a pas de plan à résoudre dans la future version du logiciel Quartus® Prime Pro Edition.

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Cet article concerne 1 produits

FPGA et FPGA SoC Intel® Agilex™ 7 série I

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