ID de l'article: 000097415 Type de contenu: Messages d'erreur Dernière révision: 14/05/2025

Pourquoi est-ce que je vois des ports d’entrée/sortie sans contrainte sur les broches EMIF lorsque je compile l’IP EMIF Agilex™ 7 FPGA série M ?

Environnement

  • Intel® Quartus® Prime Pro Edition
  • FPGA Intel® Stratix® 20 IP pour interfaces de mémoire externe
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descriptif

    Vous pouvez voir les ports d’entrée/sortie sans contrainte sur les broches EMIF lorsque vous compilez l’IP EMIF Agilex™ 7 FPGA série M.

    Résolution

    Vous pouvez ignorer ces avertissements sans contrainte en toute sécurité. Les valeurs de retard de ces broches sont calibrées au moment de l’exécution par le micrologiciel EMIF, et ces broches n’ont pas de valeurs dans l’analyse de synchronisation.

    Ce problème devrait être résolu dans les futures versions du logiciel Quartus® Prime Pro Edition.

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    Avertissement

    1

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