ID de l'article: 000097219 Type de contenu: Information et documentation de produit Dernière révision: 15/11/2023

DMA_afu exemple de simulation, pCLK est défini à 400 MHz au lieu de 250 MHz

Environnement

  • Intel® Acceleration Stack pour Intel® FPGA PAC D5005
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descriptif

    La simulation prête à l’emploi exécute le pCLK à 400 MHz, tandis que dans la fiche technique du gestionnaire d’interface FPGA, le pCLK est réglé sur 250 MHz.

    Résolution

    ASE étant un modèle fonctionnel, la modification de la fréquence pClk ne rendra pas les estimations de performances plus précises. Si le développeur souhaite toujours modifier la valeur de l’horloge, des modifications doivent être apportées dans rtl/platform.vh d’ASE dans la section horloge.

    Produits associés

    Cet article concerne 2 produits

    Circuits programmables Intel®
    FPGA PAC Intel® D5005

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