En raison d’un problème dans la version 23.3 du logiciel Intel® Quartus® Prime Pro Edition, le résultat de l’étalonnage échoue lorsque vous exécutez le Intel® FPGA IP PHY Lite for Parallel Interfaces avec une reconfiguration dynamique à une fréquence d’interface de 600 MHz ou inférieure dans le FPGA Agilex™ 7 série M.
Pour contourner ce problème, pour PHY Lite pour interfaces parallèles FPGA IP fonctionnant à une fréquence d’interface de 600 MHz ou moins dans le FPGA Agilex™ 7 série M, vous devez augmenter le paramètre read_enable_offset de 2 par rapport à sa valeur par défaut.
Veuillez vous référer au PHY Lite pour les interfaces parallèles IP Agilex™ 7 FPGA pour la série M chapitre 2.2.1.3 Chemin d’entrée, Tableau 10 Valeurs autorisées pour read_enable_offset basées sur le retard grossier Rcven.
Dans le RTL de niveau supérieur, le paramètre read_enable_offset est nommé GROUP_X_RCVEN_TO_READ_VALID_OFFSET. L’IP définit le paramètre read_enable_offset sur 3 ou 4 par défaut. Cette valeur doit être augmentée de 2 par rapport à sa valeur par défaut.