ID de l'article: 000097185 Type de contenu: Messages d'erreur Dernière révision: 08/09/2025

Pourquoi est-ce que je rencontre des violations de synchronisation dans les chemins de structure principale lors de l’exécution de la conception IP Agilex™ 7 FPGA HBM2E avec l’horloge centrale réglée près de la fréquence d’horloge recommand...

Environnement

    Logiciel de conception Intel® Quartus® Prime
BUILT IN - ARTICLE INTRO SECOND COMPONENT
Descriptif

En raison d’un problème avec la version 23.3 du logiciel Quartus® Prime Pro Edition, vous pouvez rencontrer des violations de synchronisation dans les chemins de l’infrastructure principale lorsque vous définissez l’horloge centrale proche de la fréquence d’horloge recommandée dans les conceptions IP HBM2E.

Résolution

Pour contourner ce problème, réduisez la Fmax de 10 à 20 MHz dans le logiciel Quartus® Prime Pro Edition version 23.3 ou essayez le balayage des graines avec votre conception.

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Cet article concerne 1 produits

FPGA et FPGA SoC Intel® Agilex™ 7

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