**Erreur:.. /<ip_naming>/<random string="">fifo_/sim/<ip_naming>_fifo_<random string="">_<random string="">.vhd(31) : near « ) » : (vcom-1576) attendant IDENTIFIER.</random></random></ip_naming></random></ip_naming>

En raison d’un problème dans la version 23.3 et les versions antérieures du logiciel Quartus® Prime Pro Edition, cette erreur peut s’afficher lors de la compilation des fichiers de simulation dans le simulateur Questa*- FPGA Edition. Cette erreur se produit lors de la compilation du modèle de simulation IP FIFO FPGA généré dans VHDL.

L’erreur provient d’un point-virgule présent à la fin du dernier port à l’intérieur de l’entité (ligne 30) des fichiers de simulation.

Pour contourner ce problème, procédez comme suit :

• Générez le modèle de simulation IP FIFO FPGA dans Verilog HDL au lieu de VHDL.

Ou

• Supprimez le point-virgule situé à la ligne 30 dans les fichiers de simulation. Le fichier VHDL se trouve à l’adresse suivante :
  <project_directory>/<ip_naming>/fifo_<chaîne aléatoire>/sim/<ip_naming>_fifo_<chaîne aléatoire>_<chaîne aléatoire>.vhd
  Vous devez le supprimer chaque fois que le modèle de simulation est généré.

Ce problème est résolu à partir de la version 23.4 du logiciel Quartus® Prime Pro Edition.