ID de l'article: 000096992 Type de contenu: Dépannage Dernière révision: 09/01/2025

Pourquoi le MAC RX de l’IP Altera® Ethernet 25G F-Tile signale-t-il des erreurs FCS ?

Environnement

  • Intel® Quartus® Prime Pro Edition
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    Problème critique

    Descriptif

    En raison d’un problème dans la version 23.2 du logiciel Quartus® Prime Pro Edition, vous pouvez voir des erreurs FCS aléatoires dans le MAC RX de l’IP Altera® Ethernet F-Tile 25G.

    Ce problème est dû à

    1. Horloge récupérée (« o_clk_rec_div64 ») utilisée dans le sous-module MAC RX de l’IP Ethernet F-Tile 25G.
    2. En raison de l’état de sous-débit dans les FIFO Tx/Rx interfaçant le sous-module MAC et PCS.
    3. En raison de Tx/Rx, les FIFO sont hors réinitialisation avant « o_tx_lanes_stable » et « rx_pcs_ready ».
    4. Dans une configuration 25G+RSFEC, en raison de l’absence de logique pour gérer les cycles valides AM.

    Résolution

    Un correctif est disponible pour résoudre ce problème pour le logiciel Quartus® Prime Pro Edition version 23.2 et 24.2.
    Téléchargez et installez le correctif 0.54 pour la version 23.2 ou 0.12 pour la version 24.2 à partir du lien approprié ci-dessous.

    Pour le logiciel Quartus® Prime Pro Edition version 23.2

    Pour le logiciel Quartus® Prime Pro Edition version 24.2

    Ce problème est résolu à partir de la version 24.3 du logiciel Quartus® Prime Pro Edition.

    Produits associés

    Cet article concerne 1 produits

    FPGA et FPGA SoC Intel® Agilex™ série F

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