ID de l'article: 000096962 Type de contenu: Errata Dernière révision: 18/06/2024

Pourquoi l’interface AXI-Lite lit-elle « x » dans la simulation lorsqu’elle tente d’accéder aux registres d’état « Stat » pour les débits 50 g/100 g/200 g et 400 g lors de l’utilisation de l’IP du sous-système Ethernet FPGA ?

Environnement

  • Intel® Quartus® Prime Pro Edition
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descriptif

    En raison d’un problème dans le sous-système Ethernet FPGA IP version 23.3, l’utilisateur ne pourra accéder aux registres d’état à l’aide d’AXI-Lite.

    Résolution

    Il n’existe aucune solution de contournement à ce problème.
    Ce problème devrait être résolu dans une future version du sous-système Ethernet FPGA IP.

    Produits associés

    Cet article concerne 1 produits

    FPGA et FPGA SoC Intel® Agilex™ série F

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