ID de l'article: 000096871 Type de contenu: Errata Dernière révision: 03/10/2023

Pourquoi l’étape de génération logique de support Intel® Quartus® Prime Pro échoue-t-elle dans une conception avec plusieurs instances du Intel® FPGA IP F-Tile Ethernet Multirate lorsque l’option Enable dedicated CDR clock output a été séle...

Environnement

    Intel® Quartus® Prime Pro Edition
BUILT IN - ARTICLE INTRO SECOND COMPONENT
Descriptif

En raison d’un problème dans la version 23.3 du logiciel Intel® Quartus® Prime Pro Edition, l’étape de génération logique de prise en charge de la compilation échouera dans une conception avec plusieurs instances du Intel® FPGA IP multidébit Ethernet F-Tile si les variantes ont activé l’option Activer la sortie d’horloge CDR dédiée .

Résolution

Il n’existe aucune solution de contournement à ce problème.

Ce problème devrait être résolu dans une prochaine version du logiciel Intel® Quartus® Prime Pro Edition.

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FPGA et FPGA SoC Intel® Agilex™ 7

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