Pourquoi est-ce que je vois des erreurs de bits sur le côté TX de ma variante F-Tile PMA/FEC Direct PHY Intel® FPGA IP lorsqu’elle est configurée en mode 100G-4 PMA Direct sur les émetteurs-récepteurs FGT ?

En raison d’un problème dans Intel® Quartus® version 23.1 à 23.3 du logiciel Prime Pro Edition, vous pouvez rencontrer des erreurs de bits du côté TX de votre variante Intel® FPGA IP F-Tile PMA/FEC Direct PHY lorsque vous êtes configuré pour le mode 100G-4 PMA Direct sur les émetteurs-récepteurs FGT si la variante est physiquement placée sur la tuile F de sorte qu’elle utilise l’IP dur 200G de la tuile F.

Ce problème ne se produit pas sur la variante directe 100G-4 FEC ou toute autre variante, quel que soit le débit ou le mode.
Afin de déterminer si votre variante directe PMA 100G-4 utilise l’IP dur 200G de la tuile F, procédez comme suit :

1. ) Ouvrez le <project_name>.tlg.rpt
2. ) Localisez votre canal de transmission et déterminez s’il a été placé dans l’IP dur 200G de la tuile

Par exemple :
-- BB_F_EHIP_TX
u0|exemple|dphy_hip_inst|persystem[0].perehip_tx[0].tx_ehip.x_bb_f_ehip_tx

--Emplacement; z1577b_x393_y0_n0. ehip200g_st_x2_0_tx

Pour contourner ce problème, effectuez les lectures et écritures suivantes sur le bus « reconfig_pdp » de l’adresse IP :

1. ) Lire les 0x6000 du registre pour l’ensemble (4) des canaux de la variante 100G
2. ) Écrire les bits [6 :3] du registre sur 4'b0010. Laissez les bits restants du registre inchangés

Par exemple, si register 0x6000 relit 0x00380080, écrivez ce registre avec 0x00380090 valeur comme indiqué ci-dessous

% reg_write 0x06000 0x00380090
% reg_write 0x16000 0x00380090
% reg_write 0x26000 0x00380090
% reg_write 0x36000 0x00380090

Ce problème devrait être résolu dans une prochaine version du logiciel Intel® Quartus® Prime Pro Edition.