Erreur : Le port (E/S) du tampon d’E/S * doit être connecté à une broche de niveau supérieur.

Vous pouvez voir cette erreur dans le logiciel Intel® Quartus® Prime Pro Edition lors de la compilation d’une conception qui utilise des partitions de conception et une interface SystemVerilog.
Le problème se produit lorsque les conditions suivantes sont remplies

• le module de partition de conception accède directement aux membres internes d’une interface SystemVerilog
• l’interface SystemVerilog est instanciée en dehors de la partition de conception
• l’interface SystemVerilog n’utilise pas de modport pour définir la directionnalité de cet accès à travers la limite de la partition

L’implémentation d’une partition de conception sur une limite de module qui utilise une interface SystemVerilog sans spécifier la direction de tous les ports de l’interface via un modport n’est pas prise en charge.

Pour éviter cette erreur, utilisez la construction modport pour définir explicitement la direction de tous les signaux dans l’interface à travers la limite de partition.