Ce problème peut être observé dans le logiciel Quartus® Prime Pro Edition à partir de la version logicielle 22.1 lors de l’exécution du processeur Nios® V Intel® FPGA IP mise à niveau à partir de conceptions créées dans des versions antérieures du logiciel Quartus® Prime Pro Edition.
Cela est dû à un problème dans Platform Designer, qui ne met pas automatiquement à jour l’IP FPGA du processeur Nios® V pendant FPGA mise à niveau IP.
Erreur(20327) de la mise à jour du processeur dans la version logicielle 22.1 :
Erreur(20327) : erreur : cpu.cpu : « Agent de réinitialisation » (resetSlave) « ram.s1 » est hors de portée : « Absolu »
Erreur(20327) : erreur : cpu.cpu : « Agent d’exception » (exceptionSlave) « ram.s1 » est hors de portée : « Absolu »
Erreur (20327) : Erreur : sys : fichier cpu.ip déclare le port dbg_reset_reset manquant dans le processeur de l’entité
Erreur(20327) de mise à jour du processeur dans la version logicielle 23.3 :
Erreur (20327) : Erreur : le processeur déclare le port data_manager_awsize qui est manquant dans le fichier cpu.ip
Erreur (20327) : Erreur : le processeur déclare le port instruction_manager_arsize qui est manquant dans le fichier cpu.ip
Erreur (20327) : Erreur : le processeur déclare le port instruction_manager_awsize qui est manquant dans le fichier cpu.ip
Erreur (20327) : Erreur : le processeur déclare le port data_manager_arsize qui est manquant dans le fichier cpu.ip
Erreur (20327) : Erreur : le processeur déclare le port instruction_manager_wlast qui est manquant dans le fichier cpu.ip
Erreur (20327) : erreur : le processeur déclare le port data_manager_wlast qui est manquant dans le fichier cpu.ip
Pour contourner ce problème, procédez comme suit :
1. Ouvrez le système Platform Designer concerné et cliquez sur Synchroniser les informations système pour mettre à niveau la conception vers la dernière version IP.
2. Cliquez avec le bouton droit sur le processeur Nios® V et cliquez sur l’option Remplacer.
3. Remplacez le cœur de processeur obsolète par le cœur de processeur le plus récent.
4. Configurez les mêmes paramètres de processeur et connexions d’interface.
5. Résolvez toute erreur de conception après la synchronisation des informations sur les composants du système.
6. Générez du HDL de conception et quittez Platform Designer.
7. Relancez l’outil de mise à niveau IP.
8. Supprimez le fichier IP obsolète de la navigation du projet.
9. Compilez la conception.
Remarque : dans le logiciel Quartus® Prime Standard Edition, le cœur du processeur doit être retiré et réinstancié manuellement.
Pour plus d’informations, reportez-vous aux notes de mise à jour du processeur FPGA IP du processeur Nios® V et au guide de l’utilisateur du logiciel Platform Designer de l’édition Quartus® Prime Pro.