En raison d’un problème dans le webcore CPRI FPGA IP F-Tile version 23.2, vous pouvez rencontrer un échec lors de la génération des fichiers dans le dossier « support_logic » avec l’exemple de conception de simulation CPRI FPGA IP F-Tile lors de l’exécution du flux de génération logique de tuile Quartus® (QTLG) dans la conception de l’exemple d’exemple de simulation CPRI FPGA IP F-Tile plusieurs fois.
Pour contourner ce problème dans le webcore de conception de l’exemple de simulation IP F-Tile CPRI FPGA version 23.2, suivez les étapes ci-dessous.
1. Modifiez les fichiers « cpri_ii_0_testbench/ip_components/tb_top.qsf » en commentant la ligne comme indiqué ci-dessous :
#set_global_assignment -name SYSTEMVERILOG_FILE support_logic/tb_top_auto_tiles.sv
2. Modifiez le fichier « cpri_ii_0_testbench/testbench/tb_top.sv » en introduisant la condition de définition suivante pour « tb_top_auto_tiles tb_top_auto_tiles () » :
'ifndef ALTERA_RESERVED_QIS // Code exclu pour Quartus Synthesis
tb_top_auto_tiles tb_top_auto_tiles () ;
'endif
3. Exécutez les commandes spécifiées, à savoir « quartus_ipgenerate » et « quartus_tlg », comme indiqué dans la section 2.8 du Guide de l’utilisateur.
Cette solution de contournement ne serait pas nécessaire lorsque l’utilisateur ne génère pas l’exemple de simulation CPRI FPGA IP F-Tile pour l’IP CPRI FPGA avec un dispositif F-Tile Agilex™ F-Tile.
Ce problème devrait être résolu dans une prochaine version de l’IP F-Tile CPRI PHY FPGA.