ID de l'article: 000096562 Type de contenu: Messages d'erreur Dernière révision: 10/01/2024

Pourquoi Intel Agilex® 7 FPGA erreur LPDDR5 apparaît-elle dans Intel® Quartus® version 23.2 du logiciel Prime Pro Edition avec des échecs d’étalonnage ?

Environnement

  • Logiciel de conception Intel® Quartus® Prime
  • Logiciel de programmation Intel® FPGA
  • FPGA Intel® Stratix® 20 IP pour interfaces de mémoire externe
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descriptif

    Pour contourner ce problème, ignorez l’erreur dans Intel Agilex® 7 IP du périphérique LPDDR5 Mem lors de la modification de la latence de lecture de la valeur calculée automatiquement de 9 cycles à 10 cycles, car vous pouvez en fait sélectionner « Enregistrer la configuration » même avec des erreurs en suspens Ou incrémenter la latence d’écriture de 8 à 9.

    Résolution

    Ce problème est résolu à partir de Intel® Quartus® version 23.3 du logiciel Prime Pro Edition. Les utilisateurs peuvent générer des conceptions avec WDBI correctement activé en utilisant les latences de lecture/écriture par défaut.
    Toutefois, les utilisateurs ne peuvent pas utiliser de latences de lecture/écriture personnalisées au-delà de ce qui se trouve dans les tables JEDEC.

    Produits associés

    Cet article concerne 1 produits

    FPGA et FPGA SoC Intel® Agilex™ 7

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