ID de l'article: 000096286 Type de contenu: Dépannage Dernière révision: 17/04/2024

Pourquoi la conception de l’émetteur-récepteur FHT F-Tile échoue-t-elle dans la phase de « prise en charge de la génération logique » alors que le paramètre « Select FHT Lane PLL refclk source » est défini par défaut sur « REF_TO_GND » ?

Environnement

  • Intel® Quartus® Prime Pro Edition
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descriptif

    En raison d’un problème dans la version 23.2 du logiciel Quartus® Prime Pro Edition, vous pouvez voir un échec dans la phase « Prise en charge de la génération logique » lorsque le paramètre source refclk Select FHT Lane PLL est défini sur REF_TO_GND par défaut.

    Résolution

    Pour contourner ce problème dans le logiciel Quartus® Prime Pro Edition version 23.2, sélectionnez FHT Lane PLL refclk source sur PLL_100_MHZ ou PLL_156_MHZ.

    Produits associés

    Cet article concerne 1 produits

    FPGA et FPGA SoC Intel® Agilex™ 7

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