ID de l'article: 000096008 Type de contenu: Dépannage Dernière révision: 27/05/2024

Pourquoi vois-je une erreur du récepteur et un délai de relecture dans ma conception avec l’IP F-Tile Avalon® Streaming FPGA pour PCI Express* sur matériel ?

Environnement

    Intel® Quartus® Prime Pro Edition
BUILT IN - ARTICLE INTRO SECOND COMPONENT
Descriptif

En raison d’un problème dans la version 23.2 du logiciel Quartus® Prime Pro Edition, lorsque vous effectuez la désactivation de liaison, la réinitialisation à chaud, le rétablissement de l’égalisation ou le changement de vitesse (aux niveaux 4 et 3), il y a un risque d’erreur du récepteur.
Un délai de relecture peut être observé lors de modifications d’état de liaison L0 et L1 au moyen de la gestion de l’alimentation.

Résolution

L’erreur du récepteur et le délai de relecture sont des erreurs corrigibles autorisées par les spécifications PCI Express®.

L’occurrence est limitée pendant les opérations de liaison décrites ci-dessus.

Ce problème est résolu à partir de la version 23.4.1 du logiciel Quartus® Prime Pro Edition.

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FPGA et FPGA SoC Intel® Agilex™ 7

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