ID de l'article: 000095943 Type de contenu: Dépannage Dernière révision: 16/04/2024

Pourquoi mon exemple de conception de FPGA Hard IP Ethernet 200GE ou 400GE avec contrôle de flux activé échoue-t-il à l’étape de génération logique de Quartus® Prime Pro - Support Generation ?

Environnement

  • Intel® Quartus® Prime Pro Edition
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descriptif

    En raison d’un problème dans la version 23.2 du logiciel Quartus® Prime Pro Edition, l’exemple de conception de l’IP matérielle FPGA F-Tile Ethernet 200GE ou 400GE échouera dans la phase de génération de la logique de prise en charge de la compilation lorsque le paramètre Stop TX traffic when link partner send PAUSE est défini sur Yes.

    Résolution

    Pour contourner ce problème, procédez comme suit :

    1. Recherchez et ouvrez le fichier eth_f_hw_ip_top.sv situé dans le répertoire <design_example_name>/hardware_test_design/common/
    2. Supprimez les ports i_tx_pfc et o_rx_pfc contenus dans l’instance dut
    3. Enregistrez le fichier eth_f_hw_ip_top.sv modifié
    4. Recompiler l’exemple de conception

    Ce problème a été corrigé dans la version 23.3 du logiciel Quartus® Prime Pro Edition.

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    FPGA et FPGA SoC Intel® Agilex™

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