Pourquoi le Intel® FPGA Hard IP Ethernet F-Tile échoue-t-il à l’étape de génération logique Intel® Quartus® Prime Pro Edition - Prise en charge lors de la mise à niveau d’une conception du logiciel Intel® Quartus® Prime Pro Edition version ...

En raison d’un problème dans le logiciel Intel® Quartus® Prime Pro Edition version 23.2, la mise à niveau d’une conception version 23.1 qui inclut la Intel® FPGA Hard IP Ethernet F-Tile où le paramètre GUI « Use source address insertion » a été réglé entraînera un échec de « prise en charge de la génération logique » dans le système d’exploitation Windows*.

Pour contourner ce problème dans le logiciel Intel® Quartus® Prime Pro Edition version 23.2, procédez comme suit :

1. Dans votre projet 23.1, localisez le paramètre « bb_f_ehip_mac_txmac_saddr » dans le fichier <nom de variante ethernet>/synth/<ethernet_variant_name>.v
2. Dans votre projet 23.2, localisez le paramètre « bb_f_ehip_mac_txmac_saddr » dans le fichier <nom de variante ethernet>/synth/<ethernet_variant_name>.v
3. Copiez la valeur du paramètre « bb_f_ehip_mac_txmac_saddr » 23.1 dans la valeur du paramètre « bb_f_ehip_mac_txmac_saddr » 23.2 .
4. Enregistrez le fichier 23.2 <nom de la variante ethernet>/synth/<ethernet_variant_name>.v
5. Recompiler le projet Intel® Quartus® Prime Pro Edition version 23.2 du logiciel

Vous pouvez également générer une version propre à partir de zéro du Intel® FPGA Hard IP Ethernet F-Tile dans le logiciel Intel® Quartus® Prime Pro Edition version 23.2.

Ce problème devrait être résolu dans une prochaine version du logiciel Intel® Quartus® Prime Pro Edition.