ID de l'article: 000095817 Type de contenu: Dépannage Dernière révision: 02/08/2023

Pourquoi l’analyseur de synchronisation affiche-t-il les signaux de données sous forme d’horloges de base dans le visualiseur de réseau d’horloge ?

Environnement

  • Intel® Quartus® Prime Pro Edition
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descriptif

    En raison d’un problème dans le logiciel Intel® Quartus® Prime Pro Edition version 23.2 et versions antérieures, vous pouvez voir que la visionneuse de réseau d’horloge dans l’analyseur de synchronisation affiche de manière incorrecte certains signaux de données en tant qu’horloges de base.

    Ce problème se produit lorsque l’analyseur de synchronisation détecte une contrainte SDC définissant un ventilateur d’horloge vers les ports de données et d’horloge. Il est important de noter que ce comportement n’a pas d’impact sur l’analyse temporelle des chemins associés.

    Ce problème affecte uniquement les périphériques Intel® Stratix® 10.

    Résolution

    Il est prudent d’ignorer les horloges provenant de broches de données, comme indiqué dans le visualiseur de réseau d’horloge.

    Produits associés

    Cet article concerne 1 produits

    FPGA et FPGA SoC Intel® Stratix® 10

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    Avertissement

    1

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