ID de l'article: 000095772 Type de contenu: Messages d'erreur Dernière révision: 06/05/2024

Pourquoi la compilation et la synchronisation échouent-elles lors de l’utilisation de l’exemple de conception IP de FPGA Ethernet triple vitesse F-Tile ?

Environnement

    Intel® Quartus® Prime Pro Edition
    Édition FPGA Intel®-Questa*
    FPGA Intel® IP Ethernet à triple vitesse
BUILT IN - ARTICLE INTRO SECOND COMPONENT
Descriptif

En raison d’un problème dans l’exemple de conception IP du FPGA Ethernet triple vitesse F-Tile, la compilation et la synchronisation échouent dans la version 23.2 du logiciel Quartus® Prime Pro Edition.

Résolution

Pour contourner ce problème, téléchargez le altera-eth-tse-hw.zip ci-joint
et suivez les étapes ci-dessous :

1 : Extrayez le altera_eth_tse_hw.zip dans altera_eth_tse_hw dossier.
2 : Copiez ces 3 fichiers d’altera_eth_tse_hw dossier vers <design_example_dir>/hardware_test_design dossier.
3 : Ouvrez le logiciel Quartus® Prime Pro Edition version 23.2, ouvrez le projet et sélectionnez le <design_example_dir>/hardware_test_design/altera_eth_tse_hw.qpf
4 : Dans le menu Traitement, cliquez sur Démarrer la compilation.

Ce problème est résolu à partir de la version 23.3 du logiciel Quartus® Prime Pro Edition.

Produits associés

Cet article concerne 1 produits

FPGA et FPGA SoC Intel® Agilex™ série F

1

Vous avez besoin d'aide ?

Contacter l'assistance

Avertissement

1

Toutes les publications et l'utilisation du contenu de ce site sont soumis aux Conditions d'utilisation d'Intel.fr.

Le contenu de cette page est une combinaison de traduction humaine et informatique du contenu original en anglais. Ce contenu vous est fourni pour votre commodité et à titre informatif seulement et ne saurait être totalement exact ou complet. En cas de contradiction entre la version anglaise de cette page et la traduction, c'est la version anglaise qui prévaut. Afficher la version anglaise de cette page.