ID de l'article: 000095758 Type de contenu: Messages d'erreur Dernière révision: 11/06/2024

Erreur interne : Sous-système : CIO, Fichier : /quartus/periph/cio/cio_gen6.cpp, Ligne : 4625

Environnement

  • Intel® Quartus® Prime Pro Edition
  • FPGA Intel® IP LVDS SERDES
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descriptif

    En raison d’un problème dans le logiciel Quartus® Prime Pro Edition, il est possible que cette erreur interne se produise lors de l’étape d’ajustement de votre compilation. L’erreur se produit lorsque les broches de sortie tx_out_n de l’IP LVDS SERDES FPGA ne sont pas connectées. Ce problème ne concerne que les conceptions ciblant les FPGAs Agilex™ 7 série M.

    Résolution

    Pour contourner ce problème, assurez-vous que les broches tx_out_n sont connectées à la paire de broches différentielles complémentaires des broches tx_out_p.

    Ce problème devrait être résolu dans une prochaine version du logiciel Quartus® Prime Pro Edition.

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    Avertissement

    1

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