ID de l'article: 000095755 Type de contenu: Dépannage Dernière révision: 28/07/2023

Pourquoi l’erreur de précision d’horodatage des conceptions PTP avec l’IP FPGA Ethernet 25G Intel® Stratix® 10 est-elle plus élevée que prévu ?

Environnement

  • Intel® Quartus® Prime Pro Edition
  • Intel® FPGA IP faible latence 25-Gbit/s Ethernet MAC et fonction PHY IP-25GEUMACPHY
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descriptif

    En raison d’un problème dans la version 22.4 du logiciel Intel® Quartus® Prime Pro Edition, les conceptions PTP utilisant l’IP FPGA Intel® Stratix® 10 Ethernet 25G peuvent présenter des valeurs d’erreur de précision d’horodatage plus élevées dans la simulation et le matériel.

    Ce problème affectera les débits 10G et 25G.

    Résolution

    Pour contourner ce problème dans le logiciel Intel® Quartus® Prime Pro Edition v22.4, compensez l’erreur de précision de l’horodatage en ajoutant la valeur suivante en plus de la valeur de latence PMA RX configurée dansl'0xB06 CSR (RX_PTP_PMA_LATENCY) :

    - Mode 25G: Ajouter 2.56ns (un cycle d’horloge clk_rxmac)

    - Mode 10G: Ajouter 6.4ns (un cycle d’horloge clk_rxmac)

    Ce problème a été corrigé dans la version 23.1 du logiciel Intel® Quartus® Prime Pro Edition.

    Produits associés

    Cet article concerne 1 produits

    FPGA et FPGA SoC Intel® Stratix® 10

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