En raison d’un problème dans la version 23.2 du logiciel Quartus® Prime Pro Edition, le signal de sortie refclk_fgt_enabled_[n] sur les horloges PLL de référence et système F-Tile FPGA IP sera toujours 1'b0 lorsque vous activez le mode moniteur en définissant en_refclk_fgt_[n][1..0] comme 2'b11. Le signal refclk_fgt_enabled_[n] ne fonctionne que lorsque le signal en_refclk_fgt_[n] est réglé sur 2'b00 (Disable REFCLK) or 2'b01 (Enable REFCLK).
Vous ne devez pas régler le signal en_refclk_fgt_[n][1..0] sur 2'b11. Si vous souhaitez surveiller l’état de l’horloge de référence de votre émetteur-récepteur F-Tile FGT, vous pouvez le déduire en surveillant le signal tx_pll_locked de l’IP F-Tile PMA/FEC Direct PHY FPGA IP
Ce problème est résolu dans la version 23.3 du logiciel Quartus® Prime Pro Edition.