En raison d’un problème dans la version 23.2 du logiciel Intel® Quartus® Prime Pro Edition, l’exemple de conception d’une variante F-Tile avec ports FHT activés dans le sous-système Ethernet Intel® FPGA IP ne fonctionnera pas correctement lorsqu’il sera destiné à un kit de développement d’émetteur-récepteur-SoC Intel Agilex® 7 FPGA série I (4 F-Tile).
Pour contourner ce problème, procédez comme suit :
1.) Ouvrez le fichier hw_hssi_ss_f_top.qsf situé dans le répertoire <exemple de nom du projet de conception>/hardware_test_design
2.) Modifiez l’affectation des broches pour i_clk_ref[0] comme suit :
DE : set_location_assignment PIN_R14 -À i_clk_ref[0]
À : set_location_assignment PIN_P13 -à i_clk_ref[0]
3.) Recompilez votre projet dans le logiciel Intel® Quartus® Prime Pro Edition
4.) Utilisez l’interface graphique du contrôleur d’horloge du kit de développement pour définir la valeur de Si5394 (U118), OUT3 à 156,25 MHz
5.) Programmez votre projet sur le kit de développement
Ce problème a été résolu dans la version 23.3 du logiciel Intel® Quartus® Prime Pro Edition.