ID de l'article: 000095548 Type de contenu: Dépannage Dernière révision: 23/04/2024

Comment utiliser le signal refclock_status sur les horloges PLL de référence et de système Agilex™ 7 F-Tile FPGA l’IP dans le logiciel Quartus® Prime Pro Edition version 23.2 ?

Environnement

  • Intel® Quartus® Prime Pro Edition
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descriptif

    Le signal de sortie refclock_status sur les horloges PLL de référence et de système Agilex™ 7 F-Tile FPGA IP du logiciel Quartus® Prime Pro Edition version 23.2 n’est pas fonctionnel.

    Résolution

    Vous ne devez pas utiliser le signal de sortie refclock_status . Si vous souhaitez connaître l’état de l’horloge de référence de votre PLL système, vous pouvez le déduire en vérifiant si les signaux out_systempll_synthlock_[n] tx_pll_locked[n], tx_ready[n] et rx_ready[n] affirment élevé.

    Ce problème est résolu à partir de la version 23.3 du logiciel Quartus® Prime Pro Edition.

    Produits associés

    Cet article concerne 1 produits

    FPGA et FPGA SoC Intel® Agilex™

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