Au cours de l’étape de génération du support-logique, le logiciel Quartus™ Prime Pro Edition réorganise la priorité des fichiers SDC (Synopsys Design Constraints) dans les projets où une IP F-tile est instanciée. Cet ajustement est effectué pour éviter les défaillances inattendues résultant d’une commande SDC incorrecte. Il est important de noter que ce comportement n’indique pas une erreur. Toutefois, cela peut entraîner des erreurs lors de la définition des contraintes basées sur les horloges générées au cours de l’étape de génération de la logique de tuile. En effet, les contraintes peuvent cibler des horloges qui n’ont pas encore été définies après l’étape de génération logique basée sur le nouvel ordre SDC.
Si vous devez dériver vos propres contraintes des horloges de tuile pour une raison quelconque, suivez les étapes ci-dessous :
- Exécutez les étapes de génération d’IP et de génération logique de prise en charge.
- À l’aide de l’interface graphique, accédez à Affectations > Paramètres > Analyseur de synchronisation et utilisez les boutons « Haut » et « Bas » pour réorganiser les fichiers selon vos besoins ; sinon, ouvrez votre fichier QSF (Quartus Settings File) et réorganisez l’ordre des fichiers SDC.
- Exécutez les étapes de compilation suivantes : analyse et synthèse, monteur et assembleur.