Il est possible que vous voyiez Intel® Quartus® messages d’avertissement critique de génération de vignettes logiques comme les suivants dans votre appareil Intel Agilex® 7 avec les émetteurs-récepteurs F-Tile lors de l’utilisation du logiciel Intel® Quartus® Prime Pro Edition version 23.1.
Avertissement critique (23469) : le bloc <path>|x_bb_f_ux_tx n’a pas défini les paramètres suivants
Informations (23470) : txeq_main_tap de paramètres
Informations (23470) : txeq_post_tap_1 de paramètres
Informations (23470) : txeq_pre_tap_1 de paramètres
Informations (23470) : paramètre txeq_pre_tap_2
Avertissement critique (23469) : le bloc <path>|x_bb_f_ux_rx n’a pas défini les paramètres suivants
Informations (23470) : paramètre rxeq_dfe_data_tap_1
Informations (23470) : rxeq_hf_boost de paramètres
Informations (23470) : rxeq_vga_gain de paramètres
Pour supprimer les avertissements d’émetteur, vous devez ajouter les contraintes de fichier de paramètres Quartus (QSF) en fonction des exigences de perte de canal. Par exemple, vous pouvez saisir :
HSSI_PARAMETER de set_instance_assignment « txeq_main_tap=35 » à <pin_name>
set_instance_assignment nom HSSI_PARAMETER « txeq_pre_tap_1=5 » -à <pin_name>
set_instance_assignment nom HSSI_PARAMETER « txeq_pre_tap_2=0 » -à <pin_name>
set_instance_assignment nom HSSI_PARAMETER « txeq_post_tap_1=0 » -à <pin_name>
La plupart des IP d’émetteur-récepteur Intel F-Tile comme ceux répertoriés ci-dessous utilisent l’adaptation RX automatique. Dans ce cas, vous pouvez ignorer en toute sécurité les rxeq_dfe_data_tap_1, les rxeq_hf_boost et les avertissements critiques rxeq_vga_gain utilisés pour la péréquation RX manuelle. Si vous souhaitez supprimer ces avertissements critiques, vous pouvez ajouter des affectations QSF selon le tableau ci-dessous qui a été déterminé à partir des exemples de conception Intel IP de Intel® Quartus® la version 23.1 du logiciel Prime Pro Edition.
| rxeq_dfe_data_tap_1 | rxeq_hf_boost | rxeq_vga_gain | |
| IP dure Ethernet IntelFPGA F-Tile | 0 | 0 | 60 |
| F-Tile JESD204C Intel FPGA IP | 0 | 0 | 60 |
| Intel FPGA IP série F-Tile Lite IV | 0 | 0 | 60 |
| F-Tile Interlaken Intel FPGA IP | 0 | 0 | 60 |
| F-Tile CPRI PHY Intel FPGA IP | 0 | 0 | 60 |
| Exemple de conception multirate PMA/FEC DirectPHY F-Tile | 0 | 0 | 60 |
| Exemple de conception Multirate Ethernet F-Tile | 0 | 0 | 60 |
| Exemple de conception multirate F-Tile CPRI | 0 | 0 | 60 |
| F-Tile HDMI Intel FPGA IP | 0 | 0 | 60 |
| F-Tile SDI II Intel FPGA IP | 0 | 0 | 60 |
| F-Tile DisplayPort Intel FPGA IP | 0 | 0 | 37 |
Par exemple, les éléments suivants seront utilisés pour le Intel FPGA Hard IP Ethernet F-Tile.
set_instance_assignment nom HSSI_PARAMETER « rxeq_dfe_data_tap_1=0 » –à <pin_name>
set_instance_assignment nom HSSI_PARAMETER « rxeq_hf_boost=0 » à <pin_name>
set_instance_assignment nom HSSI_PARAMETER « rxeq_vga_gain=60 » -à <pin_name>
Il est possible que vous voyiez une erreur Intel® Quartus® Tile Logic Generation (QT LEUR) si vous utilisez des valeurs différentes du tableau.
Ce problème sera résolu dans une version ultérieure du logiciel Intel® Quartus® Prime Pro Edition.