ID de l'article: 000094987 Type de contenu: Messages d'erreur Dernière révision: 18/05/2023

Erreur (175020) : le Fitter ne peut pas placer de IO_LANE logique qui fait partie de la ed_synth_phylite_s20_0_example_design de composants génériques auquel il est limité, car il n’y a pas d’emplacement valide dans la région pour la logiqu...

Environnement

  • Logiciel de conception Intel® Quartus® Prime
  • FPGA Intel® Stratix® 20 IP pour interfaces de mémoire externe
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descriptif

    En raison d’un problème dans la version 20.4 du logiciel Intel® Quartus® Prime Standard Edition, vous pouvez rencontrer un problème de fitter lors du placement du partage REFCLK entre les tuiles IO48 au sein des mêmes banques sur les interfaces PHY Lite Intel Agilex® 7 FPGA IP.

    Résolution

    Ces erreurs sont dues à une limitation matérielle. Le fitter n’a pas vérifié la contrainte d’emplacement REFCLK, car il suppose que le REFCLK doit être sur la même vignette.

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    Avertissement

    1

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