En raison d’un problème dans le logiciel Intel® Quartus® Prime Pro Edition v23.1, lorsque vous utilisez à la fois le PHY PCIe et le PHY non-PCIe avec le mode de synchronisation PMA sur la même tuile F sur Intel Agilex® 7 périphériques, vous pouvez voir l’erreur de génération de logique de prise en charge suivante :
Erreur(21842) : Impossible de générer une logique de prise en charge car les composants IP utilisés dans la conception ont des paramètres contradictoires
Erreur : La conception ne peut pas être programmée sur les F-Tiles disponibles car certaines contraintes d’emplacement sont conflictuelles, ou parce que la conception nécessite plus de ressources que ce qui est disponible sur le périphérique actuel.
Cette erreur ne se produit pas si un PHY non-PCIe supplémentaire avec mode de synchronisation PLL système est utilisé et qu’un PHY système pour le PHY non-PCIe avec mode de synchronisation PLL système a été activé.
Cette erreur se produit lorsqu’une PLL système n’a pas été activée pour la configuration de PHY non-PCIe.
Pour contourner ce problème, activez la PLL système #0 pour la configuration de PMA direct PHY avec le mode de synchronisation PMA et laissez l’horloge de sortie de la PLL #0 système non connectée. Vous devez utiliser la PLL système #0, et non la PLL système #1 ou #2 pour la solution de contournement. La PLL système #1 ou #2 doit être utilisée pour le PCIe Intel FPGA IP.