ID de l'article: 000094923 Type de contenu: Messages d'erreur Dernière révision: 19/05/2023

Pourquoi la simulation de conception par exemple de MAC Intel® FPGA IP Intel® Stratix®10 Low Latency Ethernet 10G échoue-t-elle ?

Environnement

  • Intel® Quartus® Prime Pro Edition
  • FPGA Intel® IP MAC Ethernet 10G faible latence
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descriptif

    En raison d’un problème dans la version 23.1 ou antérieure du logiciel Intel® Quartus® Prime Pro Edition, l’erreur suivante s’affiche dans la simulation lors de l’utilisation de l’exemple de conception généré par le prédéfini 10M/100M/1G/2.5G/5G/10G (USXGMII).


    # ** Erreur : .. /models/altera_eth_top.sv(128) : « altera_eth_top_auto_tiles » du module n’est pas défini.

    Résolution

    Il n’y a pas de solution à ce problème.
    Ce problème devrait être résolu dans une prochaine version du logiciel Intel® Quartus® Prime.

    Produits associés

    Cet article concerne 1 produits

    FPGA et FPGA SoC Intel® Stratix® 10

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