ID de l'article: 000094895 Type de contenu: Dépannage Dernière révision: 30/11/2023

Pourquoi le PHY CPRI E-tile possède-t-Intel® FPGA IP il une horloge sans contrainte *|alt_cpriphy_c3_0|SL_SOFT_I[0].sl_soft|latency_measure_inst|am_muxsel_gen_inst|async_out ?

Environnement

    Intel® Quartus® Prime Pro Edition
BUILT IN - ARTICLE INTRO SECOND COMPONENT
Descriptif

En raison d’un problème dans la version 23.1 ou antérieure du logiciel Intel® Quartus® Prime Pro Edition, le Intel® FPGA IP PHY CPRI E-tile possède une horloge sans contrainte comme suit :

*|alt_cpriphy_c3_0|SL_SOFT_I[0].sl_soft|latency_measure_inst|am_muxsel_gen_inst|async_out

Résolution

Ce problème a été résolu dans la version 23.2 du logiciel Intel® Quartus® Prime Pro Edition.

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FPGA et FPGA SoC Intel® Stratix® 10

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