ID de l'article: 000094690 Type de contenu: Dépannage Dernière révision: 15/06/2023

Pourquoi l’IP Ethernet E-Tile pour Intel Agilex® 7 FPGA reste-t-elle bloquée pendant la reconfiguration dynamique 100G-PAM4 ?

Environnement

  • Intel® Quartus® Prime Pro Edition
  • FPGA Intel® IP hard IP E-tile pour Ethernet
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descriptif

    En raison d’un bogue dans l’IP Ethernet E-Tile pour Intel Agilex® 7 FPGA, si vous utilisez la réinitialisation IP (i_csr_rst_n) lors du processus de reconfiguration dynamique, « DR_busy » peut rester bloqué, « wait_for_ehipg_cfg_load_done » ne peut pas être atteint. Cette situation ne peut pas être récupérée par la réinitialisation de l’IP. Seul le téléchargement à nouveau de l’image FPGA peut récupérer le lien.

    Résolution

    Ce problème est résolu à partir de la version 23.1 du logiciel Intel® Quartus® Prime Pro Edition.

    Produits associés

    Cet article concerne 1 produits

    FPGA et FPGA SoC Intel® Agilex™ série F

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