Il est possible que vous obteniez cette erreur lorsque l’émetteur Intel® FPGA IP LVDS SERDES est piloté par un PLL à partir des bancs d’E/S adjacents dans les périphériques intel® Arria® 10.
Le logiciel Intel® Quartus® Prime Pro Edition ne permet pas aux LPP d’E/S de piloter les canaux d’émetteur dans les banques d’E/S adjacentes. Cela entraîne une gigue supplémentaire sur les canaux TX causée par le chemin d’horloge traversant le cœur /les PLL en cascade.
Si une PLL de banque d’E/S lecteur des canaux émetteurs dans les banques d’E/S adjacentes, elle doit piloter au moins un canal émetteur sur la même banque.
Le manuel Intel® Arria® 10 Cœurs Fabric et E/S à usage général sera mis à jour pour souligner les directives de placement LVDS, comme indiqué ci-dessous :
La PLL de la banque d’E/S ne peut piloter les canaux de l’émetteur différentiel dans une banque d’E/S adjacente que dans les conditions suivantes :
- L’interface est une large interface LVDS SERDES Intel® FPGA IP émetteur qui s’étend sur plusieurs bancs d’E/S
- Grâce à tx_outclock activé, l’émetteur possède plus de 22 canaux
- Si tx_outclock désactivé, l’émetteur possède plus de 23 canaux
- Le PLL entraîne également au moins un canal émetteur dans sa propre banque d’E/S