En raison d’un problème dans l’exemple de conception du logiciel Intel® Quartus® Prime Pro Edition version 22.4 F-Tile DisplayPort Intel® FPGA IP, il y a un bogue dans le modèle de simulation où le modèle Rx Phy Top imite le comportement lié à la voie matérielle à la décontestation qui était exigée par la carte fille du DisplayPort FMC, mais le testbench de simulation n’a pas réussi à inclure le même dommage de voie.
Cela entraîne que le CRC Rx affiche des valeurs incorrectes.
Pour contourner ce problème pour la version 22.4 du logiciel Intel® Quartus® Prime Pro Edition, inversez les données parallèles Tx en implémentant les étapes indiquées ci-dessous :
Modifiez le fichier « <project>/simulation/rtl/tx_phy/tx_phy_top.sv ».
Changez le paramater ci-dessous :
LANE_POLARITY_INVERTED paramètre = 0
Et ajoutez le code ci-dessous :
assigner gxb_tx_clkout = tx_ls_clkout[3] ;
assigner tx_cadence_fast_clk = tx_syspll_clkout[3] ;
assigner tx_parallel_data = (dp_tx_link_rate_sync < 8'd6) ?
{24'd0,tx_parallel_data_i[16+:16],1'd0,tx_parallel_valid[0],22'd0,tx_parallel_data_i[0+:16],
24'd0,tx_parallel_data_i[56+:16],1'd0,tx_parallel_valid[1],22'd0,tx_parallel_data_i[40+:16],
24'd0,tx_parallel_data_i[96+:16],1'd0,tx_parallel_valid[2],22'd0,tx_parallel_data_i[80+:16],
24'd0,tx_parallel_data_i[136+:16],1'd0,tx_parallel_valid[3],22'd0,tx_parallel_data_i[120+:16]} :
{20'd0,tx_parallel_data_i[20+:20],1'd0,tx_parallel_valid[0],18'd0,tx_parallel_data_i[0+:20],
20'd0,tx_parallel_data_i[60+:20],1'd0,tx_parallel_valid[1],18'd0,tx_parallel_data_i[40+:20],
20'd0,tx_parallel_data_i[100+:20],1'd0,tx_parallel_valid[2],18'd0,tx_parallel_data_i[80+:20],
20'd0,tx_parallel_data_i[140+:20],1'd0,tx_parallel_valid[0],18'd0,tx_parallel_data_i[120+:20]};
Ce problème a été résolu dans la version 23.1 du logiciel Intel® Quartus® Prime Pro Edition.