ID de l'article: 000094227 Type de contenu: Dépannage Dernière révision: 04/06/2025

Avertissement critique (332049) : create_generated_clock ignoré à altera_emr_unloader.sdc(14) : <targets> l’argument est une collection vide</targets>

Environnement

    Intel® Quartus® Prime Standard Edition
    FPGA Intel® IP pour déchargeur de registre de messages d'erreur
BUILT IN - ARTICLE INTRO SECOND COMPONENT
Descriptif

En raison d’un problème dans la version 22.1 du logiciel Quartus® Prime Standard Edition, il est possible que cet avertissement critique s’affiche lorsque vous utilisez l’IP du déchargeur de registre de messages d’erreur.

Vous verrez également une horloge sans contrainte signalée dans le rapport Unconstrained Paths de l’analyseur de synchronisation, comme indiqué ci-dessous, lors de l’utilisation de l’IP du déchargeur de registre de messages d’erreur. Cela est dû à la contrainte dans altera_emr_unloader.sdc, qui n’a pas réussi à résoudre ce problème.

*|altera_emr_unloader :emr_unloader_component|current_state. STATE_CLOCKHIGH

Résolution

Pour contourner ce problème dans le logiciel Quartus® Prime Standard Edition version 22.1, procédez comme suit :

  1. Dans le fichier altera_emr_unloader.sdc , commentez la ligne 14.
  2. Ajoutez la contrainte create_generated_clock au fichier altera_emr_unloader.sdc . Par exemple:

create_generated_clock -name emr_unloader_STATE_CLOCKHIGH -source [get_pins {*|alt_fault_injection_component|alt_fi_inst|*oscillator|clkout}] [get_keepers { *|emr_unloader_component|current_state. STATE_CLOCKHIGH}]

Ce problème devrait être résolu dans une future version du logiciel Quartus® Prime Standard Edition.

Produits associés

Cet article concerne 3 produits

FPGA et FPGA SoC Intel® Stratix® 10
FPGA et FPGA SoC Intel® Arria® 10
FPGA Intel® Cyclone® 10 GX

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