ID de l'article: 000094084 Type de contenu: Messages d'erreur Dernière révision: 01/12/2023

Erreur(21842) : Impossible de générer une logique de prise en charge car les composants IP utilisés dans la conception ont des paramètres contradictoires

Environnement

  • Intel® Quartus® Prime Pro Edition

    • OS Independent family

    BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descriptif

    Cette erreur peut s’afficher dans l’étape de génération logique prise en charge lorsque le PHY direct PMA/FEC F-tile Intel® FPGA IP définir PMA Interface Width=10 et F-tile Interface FIFO=Phase Compensation. Selon le tableau 24. Prise en charge du mode PMA Direct dans l’architecture F-tile et le guide de l’utilisateur de l’IP PMA et FEC Direct PHY, lorsque la modulation PMA = NRZ, le mode PMA = FGT, le mode de synchronisation = l’horloge PMA, la double largeur / largeur simple = SW, la largeur de l’interface PMA = 10 et l’interface F-tile FIFO doivent être en mode registre.
    En raison d’un problème dans le logiciel Intel® Quartus® Prime Pro Edition version 22.4 et antérieure, aucun message d’erreur n’est généré lorsque vous définissez comme ceci dans le F-Tile PMA/FEC Direct PHY Intel FPGA IP.

    Résolution

    Ce problème est résolu dans la version 23.2 du logiciel Intel® Quartus® Prime Pro Edition.

    Produits associés

    Cet article concerne 2 produits

    FPGA et FPGA SoC Intel® Agilex™ série F
    FPGA et FPGA SoC Intel® Agilex™ 7 série I

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