Pourquoi les AM_LOCK et RX_PCS_READY ne s’affirment pas lors de la simulation d’une IP Ethernet E-Tile non PTP pour Intel Agilex® 7 FPGA MAC+PCS 100GE avec exemple de conception de simulation RS-FEC en option (528 514) avec sim_mode désacti...

En raison d’un problème dans la version 22.4 du logiciel Intel® Quartus® Prime Pro Edition et versions antérieures, la simulation n’indique pas AM_LOCK et RX_PCS_READY pour la configuration suivante de l’Ip Ethernet E-Tile non PTP pour Intel Agilex® 7 FPGA100GE MAC+PCS avec exemple de conception de simulation RS-FEC en option. Le problème se produit lorsque le paramètre sim_mode est modifié pour l’IP dure E-Tile pour le Intel® FPGA IP Ethernet (valeur non par défaut) comme suit :

parameter sim_mode = "disable";

Configuration:

1. Sous l’onglet IP :
   1. Définissez Single 100GE avec l’optionNÉHEC ou 100GE ou 1 à 4 canaux 10GE/25GE avec EN OPTION ESTEC et PTP comme variante de cœur.
   2. Définissez 100GE Channel comme canal (s) actif(s) au démarrage si vous choisissez 100GE ou 1 à 4 canaux 10GE/25GE avec EN OPTION, CEA ET PTP comme variante de cœur.
   3. Activez l’utilisation de LA FONCTIONNALITÉ RS-FEC de l’outil.

      Remarque : la fonctionnalité RS-FEC n’est disponible que lorsque vous sélectionnez 100GE ou 1 à 4 canaux 10GE/25GE avec EN OPTION ET PTP comme variante de cœur.

2. Sous l’onglet 100GE :
   1. Définissez 100G comme fréquence Ethernet.
   2. Configurez MAC+PCS comme Couches IP Ethernet Select pour activer instantanément la couche MAC et PCS ou MAC+PCS+(528 514) QUE VOUS DEVEZ METTRE EN PLACE/MAC+PCS+(528 514) POUR activer instantanément la fonctionnalité MAC et PCS avec la fonctionnalité RS-FEC.

Pour désactiver correctement le paramètre sim_mode de l’IP dure E-Tile pour Intel® FPGA IP Ethernet, effectuez les modifications suivantes :

Pour une conception sans AN/LT :

1. Ouvrez <example_design_variation_name>\example_testbench\basic_avl_tb_top.sv.

2. Après la déclaration du signal, copiez et collez la ligne suivante :

defparam dut.alt_ehipc3_fm_0.alt_ehipc3_fm_hard_inst. E100GX4_FEC.altera_xcvr_native_inst.xcvr_native_s10_etile_0_example_design_4ln_ptp.generate_XXXEC_block.inst_ct3_hssi_ansec.ct3_hssi_esthsec_encrypted_inst.ct1_hssirtl_mfec_wrap_inst.die_specific_inst.x_mfec_wrap. LOG2_MRK = 10 ;

Pour les conceptions avec AN/LT :

1. Modifier la valeur de l’arrêt de la chute de liaison dans le paramètre IP à 2000, comme le montre la capture d’écran suivante :

2. Cliquez sur Générer HDL.

3. Effectuez les modifications à <example_design_variation_name>\example_testbench\basic_avl_tb_top.sv comme décrit ci-dessus.

Une fois les modifications apportées, exécutez la simulation comme décrit dans le guide de l’utilisateur.

Ce problème doit être résolu dans une version ultérieure du logiciel Intel® Quartus® Prime Pro Edition.