ID de l'article: 000094002 Type de contenu: Dépannage Dernière révision: 11/12/2023

Pourquoi l’exemple de conception du Intel® FPGA IP HDMI F-Tile en mode FRL (Fixed Rate Link) et TMDS (Transition Minimized Differential Signaling) sur l’interface vidéo cadencée ne fonctionne-t-il pas ?

Environnement

  • Intel® Quartus® Prime Pro Edition
  • HDMI*
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descriptif

    En raison d’un problème dans la version 22.4 du logiciel Intel® Quartus® Prime Pro Edition, des modifications apportées à l’IP SystemPLL ont empêché le rx_tmds_clk de basculer/rester bas.

    Si cette horloge ne fonctionne pas correctement, le mode TMDS (Transition Minimized Differential Signaling) ne fonctionnera pas.

    Résolution

    Un correctif est disponible pour résoudre ce problème pour le logiciel Intel® Quartus® Prime Pro Edition version 22.4.

    Téléchargez et installez le correctif 0.04 à partir des liens suivants :

    Ce problème devrait être résolu dans une prochaine version du logiciel Intel® Quartus® Prime Pro Edition.

    Produits associés

    Cet article concerne 1 produits

    FPGA et FPGA SoC Intel® Agilex™ série F

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