ID de l'article: 000094001 Type de contenu: Dépannage Dernière révision: 11/12/2023

Pourquoi la compilation de l’exemple de conception de la Intel® FPGA IP F-Tile HDMI avec liaison à débit fixe (FRL) prend-elle autant de temps sur Windows ?

Environnement

    Intel® Quartus® Prime Pro Edition
    HDMI*
BUILT IN - ARTICLE INTRO SECOND COMPONENT
Descriptif

En raison d’un problème SDC dans l’exemple de conception du Intel® FPGA IP HDMI F-Tile avec Fixed Rate Link (FRL), une contrainte SDC destinée à générer des profils de reconfiguration fait que l’étape de montage prend plus de temps pendant la compilation.

Résolution

Un correctif est disponible pour résoudre ce problème pour le logiciel Intel® Quartus® Prime Pro Edition version 22.3.

Téléchargez et installez le correctif 0.45 à partir des liens suivants :

Un correctif est disponible pour résoudre ce problème pour le logiciel Intel® Quartus® Prime Pro Edition version 22.4.

Téléchargez et installez le correctif 0.28 à partir des liens suivants :

Ce problème a été résolu à partir de la version 23.1 du logiciel Intel® Quartus® Prime Pro Edition.

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FPGA et FPGA SoC Intel® Agilex™ série F

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